Memory Device를 Control 한다는 것

recipes.egloos.com/5107063

Memory Device를 Control 한다는 것은 양방향 Device를 Control한다는 것과 같은 말이에요. 쓰기도 가능하고, 읽기도 가능하다는 얘기죠. 앞의 Device의 예에서는 CS와 Data의 관계만 들여다 봤는데, 종합적인 Device에 관한 얘기를 하려고 하는 거지요. Memory Device가 일반 Device와 다른 점은 읽기/ 쓰기가 가능하고, Address를 input으로 가진 다는 점이에요.
 

 
위의 그림은 RAM의 모양새에요. 기본적으로 Address Line 24개와 이 있고요, Data Line 16개가 있고요, Chip Select (CS/)가 있고요, OE (Output enable)이 있습니다. 그렇다 치고요. Data Line은 16개가 있으니 한번에 16bit, 2 byte를 읽을 수 있는 Memory이구요, Address는 24개가 있으니 2^24개 만큼의 Address를 구별해서 input으로 넣을 수 있어요. 그리고 CS는 RAM이 동작하게 하기 위한 Switch이고요, OE/은 output enable pin이라고 해서 Memory 입장에서는 Output을 하게 되면 MCU입장에서는 읽어가는 거구요, Output을 안 하면 MCU 입장에서는 쓸 수 (Write) 있다는 걸 의미합니다. 
 
다시 이 RAM의 동작을 정리하면, 16bit Data로, 2^24개 만큼의 크기를 갖는다고도 볼 수 있겠네요.
 
2^25개 만큼의 크기는 16진수로는 0x800000 만큼의 크기이고요, (16MB). 한 주소가 2byte씩 이니까, 최종 16MB까지 저장 가능한 메모리라고 보면 되겠습니다요. 
 
이걸 Device와 똑같은 원리로 읽기 동작상황을 접근해 보면요, 
 
① 야~ 내가 너 쓸꺼야~ Switch를 켜고~ 
② Read를 해볼까?
② 주소는 말이지 0x2번지야 Address line에 약속된 전압이 없고 없고...없고.. 마지막에 ...하나 있고를 전달해 주고
③ 그럼 뭐가 들어 있었는지 Data line에 있겠지? 이거 가져갈께.
④ 야~ 고맙다, 잠시 쉬어~
 
라는 스토리인데 이걸 좀더 유식한 형태로 만들면 다음과 같아요. 
 
① CE/ 를 Low로 만든다. 
② OE을 High로 만든다. 실은 메모리는 Default로 Read Mode니까 OE는 High Default라고 봐야 합니다. 
③ Address Line에 읽기 원하는 주소를 binary 형태로 흘려준다
④ Data Line에 뜬 16bit Data를 읽어 간다
⑤ CE 또는 CS를 HIGH로 만든다. 
 
 
반대로, 쓰기 (Write) 상황이 되면 뭐가 달라질까요? OE의 control이 달라집니다. OE는 High일때 읽기 가능이니까, Low로 떨어트리면 Write하겠다는 의미로 받아들여지는 게 통상적이에요. Write와 Read용 pin이 따로 나와 있는 경우도 있습니다만, 뭐, 굳이 두 개까지 쓸 필요는 없으니까요. 보통 OE이 MCU에 연결 될때 MCU측에서는 WE/ (Write Enable/)로 표현되어 있는 게 상식이죠. ㅋ 
 
① 야~ 내가 너 쓸꺼야~ Switch를 켜고~ 
② Write 를 해볼까?
② 주소는 말이지 0x2번지야 Address line에 약속된 전압이 없고 없고...없고.. 마지막에 ...하나 있고를 전달해 주고
③ 자 Data line에 저장할 내용을 올려줄께. 이거 가져가
④ 야~ 고맙다, 잠시 쉬어~
 
오 비슷하죠? 또 한번 유식하게~
 
① CE/ 를 Low로 만든다. 
② OE을 Low로 만든다. 
③ Address Line에 읽기 원하는 주소를 binary 형태로 흘려준다
④ Data Line에 뜬 16bit Data를 읽어 간다
⑤ CE 또는 CS를 HIGH로 만든다. 
 
어떻습니까, 이렇게 접근하니까 간단하죠.
 
 이렇게 해서 Memory Mapped I/O와 Memory Device Control에 대한 얘기를 해 보았는데요, 모든 Device는 이것이 기본이 되어 Control 가능하답니다. 자, 잘 알아 두자고요.

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Fan-out이란?

Digital 2014. 10. 12. 16:41

Fan-out이란?

 

디지털 회로에서 많이 사용되는 표준논리소자들(TTL이나 CMOS ) 1개의 출력신호에 접속할 수 있는
입력신호의 수에 제한이 있는데 이를 Fan-out이라고 합니다.

 

Fan-out을 지정하는 이유는?

 

Fan-out을 지정하는 이유는 크게 Signal quality Timing적 관점으로 나누어 볼 수 있습니다.

 

우선 Signal quality적 관점에서 보면 각 소자의 Output(Driver)에는 최대로 흐를 수 있는 전류에 제한이 있습니다.
그렇기 때문에 Fan-out을 초과하여 부하를 접속하게 되면 출력전류가 지나치게 커서 Output(Driver)의 회로가 손상 될 수도 있고,
Output
(Driver)의 전압강하 때문에 출력전압 레벨이 Input(Receiver) Spec. 에 도달하지 못하여 입력되는 신호의 논리상태를
보장할 수 없게 되기도 합니다따라서 입력신호의 논리 상태의 보장을 위해 1개의 출력 신호에 접속할 수 있는 입력신호의 수를 제한합니다.

 

다음으로 Timing적 관점에서 보면 Input(Receiver)이 늘어날수록 Capacitance 성분(Transmission Line Capacitance 성분,
Receiver
단 내부의 Capacitance 성분)이 늘어나므로 Propagation delay가 커집니다그 결과 Setup time Hold time을 만족시키지 못할 경우가
발생해 System의 오동작 원인이 될 수 있습니다.

 

Fan-out은 어떻게 결정할까요?

 

Fan-out Output(Driver) Output Current Input(Receiver) Input Current의 비에 의해서 결정되는데 식은 아래와 같습니다.



예를 들면 IOH = 0.4mA, IOL = 16mA, IIH = 0.04mA, IIL = 1.6mA 이라고 가정했을 때 Fan-out을 계산해 보면 1개의 출력신호에 10개의
입력신호를 연결 할 수 있음을 알 수 있습니다하지만 이렇게 Datasheet에 나와있는 값에 의한 결과는 이상적인 것이고,
현실에서는 계산한 결과 값대로 연결하면 동작이 안되거나 오동작 하는 경우를 보게 됩니다.

 

Fan-out에 따른 차이점 비교

 

아래의 Topology 1을 보면 하나의 Ouput단자에 하나의 Input단자가 연결되어 있는 1:1구조이고, Topology 2는 하나의 Output단자에
네 개의 Input단자가 연결되어 있는 1:4구조 입니다.










 2개의 Topology Output(Driver) Buffer Impedance, 동작 주파수, Transmission Line Characteristic Impedance
Pattern의 총 길이 등 모든 조건이 동일하고, Input(Receiver)의 수만 늘어난 구조입니다아래는 이러한 구조의 차이에 따라
결과값이 어떤 차이를 보이는지 Simulation 한 결과입니다.












우선 Waveform을 보면 Noise margin이 확연히 줄어든 것을 볼 수 있습니다아래 표에서 보면 Overshoot High Voltage
Overshoot Low Voltage가 줄어든 것을 확인 할 수 있습니다또한 Flight Time을 보면 Topology 1보다 Topology 2의 경우가
값이 더 커진 것을 알 수 있습니다그리고 가장 아래 있는 표는 Setup skew Hold Skew를 정리한 것입니다.
(
표에 나와있는 Setup, Hold Skew값은 DDR Interface에서 실제 사용되었던 값입니다.) Setup Skew는 두 Topology 모두
Spec. 안에 여유롭게 들어오지만 Hold Skew를 보면 Topology 2의 경우 Spec. 안에 들어오지 않는다는 것을 알 수 있습니다.
이는 Input(Receiver)이 증가하면서 전압강하가 일어나고
Capacitance 성분이 늘어나므로 나타나는 현상입니다.
이러한 이유로 현실적으로는 Datasheet에 따라 회로를 구성하더라도 오동작이 발생할 수 있기 때문에 Simulation을 통해 검증이 필요합니다.

 



 

참고자료 윤덕용 교수의 기술노트  

  http://dictionary.sensagent.com
                                                                             
http://www.slideshare.net


                                                                작성자  :  Internex CAE Team

Park. Ah Yeon

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Verilog언어로 '시간 지연'을 주기 위하여 다음과 같이 코딩합니다.



assign #5 foo = tiger ;



우리가 자주 쓰는 문장이지만, 이 문장을 가만히 보면 단위가 없습니다.  '5'의 의미는 무었일까요?

이 것은 마치 우리가 시간 약속을 정하면서 "친구야 5 있다가 보자." 라고 이야기 하는 것과 같습니다.

여기서 '5'는 5ns가 될 수도 있지만, 5us5ms 심지어는 5sec가 될 수도 있습니다. 이 문장 자체 만으로는 알 수 없습니다.

이 때 등장하는 것이 바로 `timescale 문입니다.

보통 Verilog 코드의 맨 위에 아래와 같이 선언합니다.

`timescale 1ns/10ps

여기서 슬래쉬('/')의 앞에 있는 '1ns'가 바로 단위입니다. 이 값을 '1ns'라고 선언하면 그 파일 내의 모든 시간 단위는 1ns가 되기 때문에, 위의 assign문에서도 '5'는 5ns가 되는 것입니다.


그렇다면 슬래쉬('/')의 뒤에 있는 '10ps'는 무었일까요? 바로 해상도(precision)입니다.

5ns 보다 좀 더 정밀하게 적은 다음 예문 들을 보겠습니다.


1. assign #5.5    foo = tiger ;
2. assign #5.55   foo = tiger ;
3. assign #5.555  foo = tiger ;
4. assign #5.5555 foo = tiger ;



좀 전에서 보았듯이 단위가 1ns이므로, 위의 예에서 1번은 5.5ns 딜레이가 먹습니다. 그리고, 2번은 5.55ns 가 딜레이 되죠. 그러면 3번은 5.555ns, 4번은 5.5555ns의 딜레이가 먹어야 맞겠지만 사실은 그렇지 않습니다. 해상도(precision) 10ps이기 때문에 3번과 4번은 위에서 기술한 대로 딜레이가 먹지 않습니다.



만약, 4번의 해상도가 필요하다면 timescale문을 다음과 같이 기술해야 할 것입니다.

`timescale 1ns/100fs


여기서 fs는 [펨토세컨드]로써 ps[피코세컨드]의 일천분의 일인 단위 입니다.

그러면 timescale을 설정하기 위해 고려해야 할 사항은 무었일 까요? 제 경험에 비추어서 추천을 드려 보겠습니다.




1. 프로젝트에서 사용하시는 모든 소스코드의 `timescale을 통일하십시요!

  (1) 소스 코드 마다 timescale이 다르면 정말로 혼동될 것입니다.
  (2) 특히 외부 IP를 들여온 경우에 간혹 이상한(?) timescale을 사용하는 경우도 있으니 확인 해야 합니다.
  (3) 소스코드들이 있는 곳의 맨 상위 디렉토리에서 아래 명령어를 사용하여 확인해 보세요.

       grep -r --include="*.v" "timescale" * 

      이 명령을 하면, 모든 서브 디렉토리에서 *.v 파일을 찾아 grep 명령으로 "timescale" 구문이 있는 줄을 화면상에 표시해 줍니다.



2. 대략 `timescale 1ns/10ps가 무난합니다.

  (1) 요즘의 FPGA나 ASIC의 성능을 고려하면 시간 단위는 1ns가 적당해 보입니다.
  (2) 간혹 해상도(precision)를 1ns로 하는 경우도 있고, 혹은 1fs로 하는 경우도 보았습니다.
      -> 해상도를 1ns로 하면 코드내에서 절대로 소수점 시간을 사용하면 안됩니다.
         소숫점 사용했다는 자체가 해상도를 위반한 것이기 때문입니다.
      -> 해상도를 1fs등으로 너무 낮추면 시뮬레이션 시간이 기하 급수적으로 늘어 납니다.
         시뮬레이터의 입장에서 생각해 보면, 다루어야 할 시간의 데이터가 무지하게 커져서 계산 시간이 늘어 날 것 같기는 합니다.




결론: '모든' verilog 소스코드의 맨 윗줄에 `timescale 1ns/10ps 라고 적으세요.


물론, 제 추천이니까 상황이 다르거나 더 좋은 방법이 있으시다면, 최종 결정은 디자이너의 몫일 것입니다.



언제부터인가 시뮬레이션 시간이 이상하게 오래 걸린다고 생각되신다면, 위의 grep 명령어를 써서 지금 프로젝트의 timescale 값들을 한 번 확인해 보는 것도 좋은 방법 일 것 같습니다.


이해를 돕는 연습문제(?)를 하나 내어 봅니다.
`timescale 10ns/10ps라면 assign #5 foo = tiger ;에서 딜레이는 얼만큼 먹을 까요?

                                                                    답: 50ns 입니다.


Posted by bogus919
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arithmetic comparator

Digital 2014. 10. 9. 20:00

Comparator

Comparator compares binary numbers.

Logic comparing 2 bits: a and b

clip_image002

Magnitude Comparator

Comparator compares binary numbers

4-bit Magnitude Comparator:

Inputs: A3A2A1A0 & B3B2B1B0

Outputs: Y A>B, Y A<B, Y A=B

For each bit, let:

Si = AiBi + Ai’Bi’ = (AiBi’ + Ai’Bi)’

Si is true when Ai = Bi

For A = B, we must have:

A3=B3 and A2=B2 and A1=B1 and A0=B0

Hence, Y A=B = S3•S2•S1•S0 136

Logic For A > B

For A > B, there are 4 cases:

1. A3B3 is 10 and A2A1A& B2B1B0 can be anything:

A=1xxx, B=0xxx

2. A3=Band A2B2 is 10 and A1A0 & B1B0 can be

anything: A=11xx, B=10xx or A=01xx, B=00xx

3. A3=B3 and A2=B2 and A1B1=10 and A0B0 is xx: e.g.

A=011x, B=010x

4. A3=B3 and A2=B2 and A1=B1 and A0B0 is 10: e.g.

A=1011, B=1010

A>B=A3B3’+S3A2B2’+S3S2A1B1’+S3S2S1A0B0

Logic For A < B

For A < B, there are also 4 cases:

1) A3Bis 01 and A2A1A0 & B2B1Bcan be anything:

1. A=0xxx, B=1xxx

2) A3=Band A2B2 is 01 and A1A0 & B1B0 can be

1. anything: A=10xx, B=11xx or A=00xx, B=01xx

3) A3=B3 and A2=B2 and A1B1=01 and A0B0 is xx: e.g.

1. A=110x, B=111x

4) A3=B3 and A2=B2 and A1=B1 and A0B0 is 01: e.g.

1. A=1000, B=1001

A<B=A’B3+S3A’B2+S3S2A’ B1+S3S2S1A’ B0

4-bit Comparator Logic Circuit

clip_image004

MSI: 7485 4-bit Magnitude Comparator

clip_image006

Comparison of 4-bit Numbers

clip_image008

Comparison of 8 - bit Numbers

clip_image010

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,

2줄 요약

' = ' (Blocking assignment) : sequential 

' <= ' (Non-blocking assignment) : concurrent(combinational)




../images/main/bullet_green_ball.gifBlocking and Nonblocking Statements
  

space.gif

Blocking Statements: A blocking statement must be executed before the execution of the statements that follow it in a sequential block. In the example below the first time statement to get executed is a = b followed by

  

space.gif

../images/tidbits/blocki11.gif
  

space.gif

Nonblocking Statements: Nonblocking statements allow you to schedule assignments without blocking the procedural flow. You can use the nonblocking procedural statement whenever you want to make several register assignments within the same time step without regard to order or dependence upon each other. It means that nonblocking statements resemble actual hardware more than blocking assignments.

  

space.gif


  1 module block_nonblock();
  2 reg a, b, c, d , e, f ;
  3 
  4 // Blocking assignments
  5 initial begin
  6   a = #10 1'b1;// The simulator assigns 1 to a at time 10
  7   b = #20 1'b0;// The simulator assigns 0 to b at time 30
  8   c = #40 1'b1;// The simulator assigns 1 to c at time 70
  9 end
 10 
 11 // Nonblocking assignments
 12 initial begin
 13   d <=  #10  1'b1;// The simulator assigns 1 to d at time 10
 14   e <=  #20  1'b0;// The simulator assigns 0 to e at time 20
 15   f  <=  #40  1'b1;// The simulator assigns 1 to f at time 40
 16 end
 17   
 18 endmodule
You could download file block_nonblock.v here
  

space.gif

  

space.gif

 ../images/main/bulllet_4dots_orange.gifExample - Blocking
  

space.gif


  1 module blocking (clk,a,c);
  2 input clk;
  3 input a;
  4 output c;
  5  
  6 wire clk;
  7 wire a;
  8 reg c;
  9 reg b;
 10   
 11 always @ (posedge clk )
 12 begin
 13  b = a;
 14  c = b;
 15 end
 16    
 17 endmodule
You could download file blocking.v here
  

space.gif

Synthesis Output

  

space.gif

../images/tidbits/blocki2.gif
  

space.gif

 ../images/main/bulllet_4dots_orange.gifExample - Nonblocking
  

space.gif


  1 module nonblocking (clk,a,c);
  2 input clk;
  3 input a;
  4 output c;
  5  
  6 wire clk;
  7 wire a;
  8 reg c;
  9 reg b;
 10   
 11 always @ (posedge clk )
 12 begin
 13   b <= a;
 14   c <= b;
 15 end
 16    
 17 endmodule
You could download file nonblocking.v here
  

space.gif

Synthesis Output

  

space.gif

../images/tidbits/blocki1.gif


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http://luxmen.mk.co.kr/view.php?sc=51100009&cm=Business%20Strategy&year=2012&no=573833&relatedcode=


[Strategy]MK의 복심 ‘현대오트론’…반도체 업계 태풍의 눈
기사입력 2012.09.07 17:42:52 | 최종수정 2012.09.07 19:11:36

현대오트론건물

“100% 국산화 해라!” 

현대기아자동차그룹이 지난 5월 설립한 현대오트론이 재계의 관심을 한몸에 받고 있다. 정몽구 회장이 직접 전장사업 강화 지시를 내린 이후 발 빠르게 자동차용 시스템 반도체 회사를 설립한 것은 물론 보유하고 있던 프로젝트 역시 재빨리 이관하고 있다. 

이런 가운데 세계 최고의 경쟁력을 자랑하는 반도체 업계에서 현대오트론의 움직임을 경계하고 있다. 반도체 산업의 특성상 인력이동이 있을 것으로 예상되기 때문이다. 현대오트론 설립 이후 삼성전자와 LG전자, 하이닉스의 내부단속이 높아진 것도 이런 영향으로 여겨진다. 

재계에서는 현대오트론의 설립 배경을 놓고 갑론을박이 한창이다. 후계구도가 시급한 현대차그룹의 특성상 이번에 설립된 현대오트론의 역할에 대해 여러 가지 가능성이 제기되고 있어서다. 계열사 지분이 투자된 만큼 아직까지 가능성이 낮지만 시간이 흘러 규모가 커질 경우 그룹 지배구조를 재조정할 수 있을 정도로 중요한 사업을 맡기 때문에 앞으로의 행보를 주시하고 있다. 

정몽구 회장이 “전장사업을 강화하겠다”고 밝힌 후 2~4달 만에 벌어진 상황이다. 업계에서는 정 회장의 지시 이전에 현대차그룹이 이미 자동차 전장사업에 대한 준비를 미리 했던 것으로 여기면서 현대모비스와의 관계가 어떻게 전개될지에 촉각을 세우고 있다. 자동차 업계와 반도체 업체 그리고 재계 관계자들까지 긴장시키고 있는 현대오트론. 어디로 움직일지 알 수 없는 태풍의 눈처럼 앞으로의 한발 한발이 주목되는 현대오트론의 행보를 살펴봤다. 

전장사업 올인 선언한 MK, 왜? 

정몽구 회장은 최근 경영회의에서 자동차 전장 부문 강화를 지시했다. 전장부품은 자동차에 쓰이는 전자장치 및 시스템 부품을 가리키는 용어로 현재 자동차 부품의 30% 수준이지만 5년 내에 절반 이상을 차지할 것으로 예상된다. 

이처럼 전장부품의 수요가 늘어나는 것은 IT기술이 곧 자동차 제작사의 기술력을 나타내는 척도가 되고 있어서다. 실제 메르세데스 벤츠와 BMW, 아우디 등 세계 시장에서 명차 대접을 받고 있는 선두 기업들은 자신들이 만든 자동차의 품격을 높이고 안전성을 강화하기 위해 전장부품을 활용하고 있다. 

현대기아차그룹은 아직까지 선두업체들에 비해 전장부품의 개발력이나 활용도 면에서 뒤처져 있다. 

현대차 관계자에 따르면 “전장부품의 핵심은 ECU(전자제어장치)인데 사실상 유럽과 일본 업체들로부터 전량 공급받고 있다”고 말했다. 업계에서는 지멘스와 콘티넨탈과 보쉬, 존슨컨트롤, 덴소 등이 선두업체로 평가받고 있다. 

눈여겨볼 점은 ECU 생산업체들이 글로벌 메이저 업체들과 짝짓기에 나서고 있다는 점이다. 독일계 자동차 업체들은 보쉬와 지멘스로부터 ECU를 공급받고 있고 콘티넨탈은 이탈리아·프랑스·스페인 자동차 회사들에게 최신 부품을 납품하고 있다. 일본 최대의 부품업체인 덴소 역시 도요타를 모기업으로 두고 있는 만큼 경쟁업체들보다 먼저 도요타에 핵심 부품을 납품한다. 

결국 현대기아차가 글로벌 메이커들과 제대로 경쟁하려면 자동차의 두뇌로 불리는 ECU 개발업체를 보유해야 하는 상황이란 게 업계의 설명이다. 정몽구 회장 역시 이런 가능성을 염두에 두고 ‘전장 분야 강화’ 지시를 내렸다는 게 이들의 분석이다.
 

여기에 글로벌브랜드들이 정보통신 회사들과 함께 선보이는 텔레매틱스(Telematics) 기술 역시 현대기아차의 긴장감을 높이고 있다. 이미 북미대륙에서 상용화된 GM의 온스타(Onstar)처럼 무선인터넷 기술을 활용한 편의장비들이 소비자들의 선택 포인트가 되고 있기 때문이다. 

그래서일까. 현대기아차는 최근 출시한 산타페와 K9에 ‘블루링크’와 ‘UVO’ 시스템을 적용해 텔레매틱스 기술에도 적극적인 모습을 보이고 있다. 


Posted by bogus919
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http://news.nate.com/view/20120406n01007


"현대차 엔진이 문제가 아냐" 정몽구 회장 분통

기사 이미지
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"기계는 선진국 따라잡았는데 電裝 부문 뭐하냐" 기술 자립 드라이브
"日 덴소같은 회사 만들라" 현대차 개발전략 전환 특명
모비스에서 상당부문 떼어내 현대차전자 집중 육성할 듯

"'한국의 덴소(일본 최고 부품회사)'를 만들라."

현대차그룹 정몽구 회장이 독일 보쉬(Bosch), 일본 덴소(電裝)와 경쟁할 수 있는 자동차 전장(電裝·전기전자장치) 전문회사 육성에 드라이브를 걸었다. 이달 4일 출범한 '현대차전자'는 이 같은 정 회장의 특명을 맡게 될 것으로 보인다.

현대차 관계자는 5일 "정 회장이 최근 개발 관련 고위임원들에게 '기계 부분은 어느 정도 선진업체를 따라잡았는데 미래차에 중요한 전장부문 발전이 왜 더디냐'며 대로(大怒)를 했다"면서 "정 회장이 '4~5년 전부터 전장사업의 중요성을 수없이 강조했는데 아직까지 뭐 했느냐'는 취지로 질타했다"고 말했다. 이 관계자는 "엔진 등 핵심 장비를 제어하는 반도체와 소프트웨어 기술을 단기간에 확보하기 힘들어 기술진들이 고민하고 있다"고 말했다.


정 회장이 대노한 이유는 전장산업이 전 세계 자동차업계의 핵심 화두로 떠올랐기 때문이다. 자동차가 점차 '달리는 전자제품'으로 바뀌어가고 있는 것이다. 시장조사기관 스트래티지애널리틱스에 따르면, 자동차용 반도체 시장규모는 2010년 179억달러(20조2000억원)에서 2015년 290억달러(32조7000억원)로 크게 증가할 것으로 전망된다.

◇전장개발, 모비스에서 현대차전자로

현대차그룹은 모비스에서 전장개발부문을 상당 부분 떼어내 현대차전자를 중심으로 집중 투자·개발에 나설 예정이다. 특히 올해 초 독일 보쉬와 합작관계를 정리한 케피코를 합병, 연구개발 능력과 규모를 점점 더 키워나갈 전망. 업계 고위임원은 5일 "현대차전자 설립은 앞으로 현대차 개발전략이 '기계' 중심에서 '전자' 중심으로 전환되는 전기가 될 것"이라고 말했다.

현대차가 별도의 전장회사를 만든 이유는 전자부문에서 핵심기술을 확보하기 위해 모비스를 중심으로 지속적인 노력을 기울여 왔지만, 이렇다 할 성과가 없었기 때문이다. 현대차는 차량 내비게이션을 만들던 현대오토넷을 통해 2005~2006년에 전장부품 기술 자립을 준비했다. 그러나 오토넷이 갑자기 2009년 현대차 모듈(완성차공장에 납품하기 위해 다량의 부품을 조립해 만든 부품 덩어리) 전문계열사 현대모비스에 통합되면서 전자개발 중심이 현대모비스로 넘어갔다. 그러나 현대차의 자체 기술력 부족과 보쉬·콘티넨털 등 선진기술을 보유한 거대부품사의 기술방어 등에 밀려 힘을 발휘하지 못했다.

◇해외부품사 기술 텃세에 반격


현대차의 가장 큰 고민은 엔진 전자제어 기술을 보쉬·콘티넨털 등 독일 업체에 크게 의존하고 있다는 것이다. 때문에 작년 12월 보쉬와 5대5 합작으로 현대차의 전자제어시스템 관련 부품을 만들던 케피코에서 보쉬 지분을 인수해 100% 자회사로 만들었다. 정 회장이 '보쉬와 결별하더라도 기술 자립에 나서라'고 힘을 실어준 것이다.


현대차는 다음 단계로 차량용 반도체 소프트웨어를 담당하고 있는 계열사 카네스를 현대차전자로 개명하고, 현대차 600억원, 기아차 200억원, 모비스 200억원 등 1000억원을 출자해 이달 4일 재출범시켰다. 현대차전자의 첫 번째 과제는 엔진 전자제어 관련 기술력 확보가 될 것으로 보인다.

최근 인사에서도 내부 움직임은 감지된다. 현대차전자 권문식 신임사장은 1991년 현대정공(현 현대모비스)에 입사, 2000년부터 현대차 선행개발실장, 연구개발본부 부사장 등을 거쳤다.

현대차 연구소에 있을 당시 전장개발의 중요성을 강조했지만, 당시 '엔진파'였던 연구소 고위경영진에 밀려 빛을 보지 못했다가 이번에 발탁됐다.





최원석 기자 ws-choi@chosun.com


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 - 차량 사고 위험 발생 이전 운전자에 경고, 전방 충돌 예측해 사고 발생 후 충돌상해 최소화
 - ECU 통합 설계 기술로 부품 개수 및 크기 저감, 전자파 오류방지, 진동대비 등 품질개선 
 - 연구결과 목(Neck) 64%개선, 기타 상해는 최대 10∼20% 개선 효과 나타나

현대모비스가 차세대 능동형 시트벨트인 ‘액티브 시트벨트(Active Seatbelt)’의 기술 개발을 완료하고, 최근 출시한 현대차 신형 제네시스 차량에 납품하며 상용화했다고 12일 밝혔다.

ASB는 전방 충돌이 예측되거나 급회전 등의 긴급상황 발생 시, 시트벨트에 장착된 구동 모터가 시트벨트를  미리 당기거나 순간적으로 잡아당겨 승객을 시트에 확실히 고정시키므로 충돌로 인한 승객의 상해를 최소화 하는 스마트한 안전시스템이다. 

특히 ASB는 위험 발생 이전에 차량과 연동된 제동(SCC : 차간거리유지장치) 및 조향(LDWS : 차선유지장치) 부품 기능이 연쇄적으로 반응해, 긴급제동·회전 시 탑승자의 안전벨트를 강하게 조여 주는 것을 시작으로 운전자에게 경고하여 사고를 방지한다.

관련 업계의 연구결과에 따르면 ASB를 적용 시 목(Neck)은 64%개선, 기타 상해는 최대 10∼20% 개선 효과가 나타난 것으로 알려졌다. 

현대모비스가 이번에 국내 최초로 개발한 통합 ECU 장착 ASB는 기존 타사제품 대비 부품수가 평균 40% 가량 줄어 제품 중량이 가벼워졌으며, 모터에서 발생하는 소음지수를 대폭 감소시키는 등 작동성능도 대폭 개선되었다. 기존 제품들은 시트벨트를 당겨주는 모터부에 ECU가 각각 한 개씩 장착되었다.

특히 현대모비스는 운전석·조수석 ECU를 1개로 통합하여 우수한 ECU 시스템 통합 설계 및 생산 능력을 입증했다. ECU 통합 설계 시 관련부품의 크기 및 부품개수 저감뿐만 아니라 전기·전자파로 인한 다른 기기와의 간섭이나 오류를 사전에 원천봉쇄하였고, 통합 ECU 장착 위치 또한 시트벨트의 모터부와 달리해 진동으로 인한 오류 발생 가능성도 미연에 방지했다. 

아울러 섀시시스템(제동장치·조향장치 등)과 안전 전자시스템(에어백·ECU 등) 분야에서의 축적된 노하우를 바탕으로 핵심부품들이 유기적으로 각각의 기능을 상호제어하며 최적의 기능을 발휘할 수 있도록 설계되었다.

ASB 기술개발을 위해 현대모비스는 지난 2011년에 자동차 안전시스템 세계 3대 기업인 타카타와 차세대 안전시스템 부품 개발에 관한 전략적 제휴를 맺었다. 이번에 공동 개발한 ASB시스템 중 완성차에 적합한 전자제어장치 (ECU)의 설계 및 생산은 현대모비스가, 모터·기어 등 ECU외 시트벨트 주요부품의 생산은 타카타가 전담했다.

김철수 현대모비스 부품제조사업본부 부사장은 “최근 글로벌 자동차 부품업체들은 ASV(Advanced Safety Vehicle : 안전성 및 편의성을 극대화 시킨 차량) 기술 확보에 박차를 가하고 있는 추세인데, 섀시 및 전장사업과 안전시스템 사업 전반을 운영하며 규모와 시스템 설계능력을 확보한 회사는 현대모비스·TRW 등 소수 업체에 불과한 만큼 글로벌 시장에서의 제품 경쟁력도 확보되었다”고 설명했다.

한편 ASB는 2009년 현대차 에쿠스 차종에 최초 적용되었으며, 현재까지는 대형차급 중심으로 적용 되고 있다. 이번 현대모비스의 ASB 국산화 개발로 품질 및 가격 경쟁력 확보가 가능해져, 향후 중소형 차종까지로 확대 적용될 것으로 전망된다.


<사진설명>
- 현대모비스가  ‘액티브 시트벨트(Active Seatbelt)’라 불리는 차세대 능동형 안전벨트를 최근 상용화했다. ‘ASB’는 위험을 미리 감지하고 운전자를 더욱 안전하게 감싸 안는 기능을 수행한다.


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▲ 차에 전장부품 사용이 늘면서 ECU가 적시에 작동하는 `타이밍` 이슈가 자동차 업계 화두로 등장했다. 차에는 이처럼 수많은 ECU가 적용된다.<▲ 차에 전장부품 사용이 늘면서 ECU가 적시에 작동하는 `타이밍` 이슈가 자동차 업계 화두로 등장했다. 차에는 이처럼 수많은 ECU가 적용된다.>

#1. 2003년 BMW는 주행 중 엔진이 꺼지는 현상 때문에 745i 5400여대를 리콜했다. 리콜 비용은 3억7300만달러(약 4000억원)에 달했다. 조사 결과 엔진을 제어하는 두 개의 전자제어장치(ECU)에 동기화 문제가 있었던 것으로 밝혀졌다.

#도요타는 2010년 2월 하이브리드차 프리우스의 브레이크와 관련해 소프트웨어(SW) 문제가 있다고 인정했다. ECU에 내장된 SW가 문제를 일으켜 브레이크를 밟는 것과 실제 작동 사이에 1초 차이가 발생한다는 내용이다.

시점과 내용은 다르지만 BMW와 도요타 사례의 공통점은 ECU 내의 SW가 제대로 작동하지 않았다는 점이다. 안전과 직결된 문제여서 자동차 업계의 관심이 클 수밖에 없다.

15일 자동차 업계에 따르면 자동차에 탑재된 ECU가 많아지면서 이들이 제 시간에 정확히 임무를 수행하는 것을 의미하는 `타이밍`이 화두로 등장했다.

타이밍 문제는 자동차 ECU를 하나의 컴퓨터로 가정하면 이해가 쉽다. 컴퓨터에 명령을 내리면 곧바로 실행될 때도 되지만 지연이 되기도 한다. 마찬가지로 ECU에 문제가 생기면 실행이 지연돼 브레이크가 제때 안 잡히는 것과 같은 문제가 생길 수 있다. 특히 ECU 임베디드 SW에서 오류가 집중 발생한다.

타이밍 문제는 ECU 한 개가 제대로 작동하지 않는 경우와 ECU 여러 개가 정확한 순서대로 작동하지 않는 경우로 크게 나뉜다. 위에 든 예에서 도요타 사례가 전자를, BMW 사례가 후자를 잘 보여준다.

차 한 대에 들어가는 ECU가 많아지면서 타이밍은 중요한 이슈로 부각되고 있다. BMW 7시리즈와 메르세데스-벤츠 S클래스에는 80여개의 ECU가 들어있다. 12월 출시 예정인 현대차 신형 제네시스에는 70∼90개 수준의 ECU가 포함된 것으로 알려졌다.

해외에선 타이밍 문제를 일찍부터 인식하고 대비를 시작했다. BMW, 폴크스바겐, 콘티넨탈 등 주요 완성차 업체와 부품제조사는 2009년을 전후해 타이밍 대응 활동을 공식화했다. 독일 인크론(INCHRON) 사가 주최하는 타이밍 전문 콘퍼런스 `리얼타임 콩그레스`가 처음 개최된 것도 2009년이다.

국내에선 올해 들어서야 타이밍 대비 움직임이 시작됐다. 선진 업체보다 4∼5년 뒤진 셈이다. 현대자동차와 현대모비스, 만도 등 완성차와 부품 업체가 타이밍 문제를 해결할 수 있는 전문 솔루션 도입을 추진하고 있다. 특히 자동차 전장부문 기능안전 국제표준인 ISO 26262에 타이밍 분석이 명시되면서 대응을 서두르고 있다. 그러나 양산차 대응에 급급하다보니 선행연구 특성을 가진 타이밍 문제에 제대로 대응하지 못하고 있는 것으로 업계에선 파악하고 있다.

업계 한 전문가는 “타이밍 문제는 사전에 미리 대응하면 비용이 1에 그치지만 나중에 하면 할수록 10, 100으로 늘어나는 `10의 법칙`의 적용을 받는다”면서 “제품 설계부터 타이밍 분석을 도입해 비용과 시간 낭비를 최소화할 필요가 있다”고 말했다.

김용주기자 kyj@etnews.com

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